第2.2 8086 微处理器.
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1、12.2 8088/8086 微处理器主要内容：主要内容：n8088/8086外部引线及功能；外部引线及功能；n8088/8086的内部功能结构和特点；的内部功能结构和特点；n8088/8086的存储器组织的存储器组织n8088/8086的工作时序。的工作时序。2包括如下内容：包括如下内容：n1、8086微处理器的硬件特性微处理器的硬件特性n2、两种工作模式、两种工作模式2.2.1 微处理器概述31、8086的硬件特性n16位微处理器，位微处理器，CMOS型，型，40引脚引脚DIP封装封装n16位数据总线，位数据总线，20位地址总线位地址总线n功耗：功耗：5V，360mA（低功耗型（低功耗型8
2、0C86仅需仅需10mA）n时钟频率：时钟频率：5MHZ10MHZn首次采用了指令流水线的结构首次采用了指令流水线的结构n输入特性：输入电流输入特性：输入电流0.01mAn逻辑0：0.8Vn逻辑1：2.0Vn输出特性：输出特性：n逻辑0：0.45V，最大2.0mAn逻辑1：2.4V，最大-0.4mA42、8086 CPU的两种工作模式n8086可工作于两种模式下，即：可工作于两种模式下，即： 最小模式和最大模式。最小模式和最大模式。n最小模式不支持最小模式不支持8087，8089等协处理器。存等协处理器。存储器和储器和I/O控制信号全部由控制信号全部由CPU产生。产生。n最大模式支持最大模式支
3、持8087，8089。 CPU的部分信的部分信号线被用作号线被用作8087的控制，因此需要由的控制，因此需要由8288总总线控制器来产生这些控制信号。线控制器来产生这些控制信号。注：80286以后的CPU不再区分这两种工作模式。5最小模式下的连接示意图8086CPU控制总线控制总线数据总线数据总线地址总地址总线线地址地址锁存器锁存器数据总线数据总线缓冲器缓冲器ALE时钟发时钟发生生 器器8284A地址地址/数据数据82868282Vcc MN/MXDENDT/R6最大模式下的连接示意图8088CPU数据总线数据总线地址总线地址总线地址地址锁存器锁存器数据总线数据总线缓冲器缓冲器时钟发时钟发生生
4、 器器总总 线线控制器控制器控制总线控制总线8284A8288ALECLK MN/MX82828286GND78288总线控制器n最大模式下，最大模式下， 8288总线控制器产生某些总线控制器产生某些CPU不再提供的控制信号。不再提供的控制信号。n8288产生的信号包括：产生的信号包括：n独立的I/O控制命令：IORC、IOWCn独立的存储器控制命令：MRDC、MWTCn中断响应信号和总线控制信号n以上三组信号取代了最小模式的：以上三组信号取代了最小模式的：nALE、WR、IO/M、DT/R、DEN、INTA88288总线控制器逻辑框图控制逻辑命令信号产生器控制信号产生器状态译码器S0S1S2
5、CLKAENCENIOBDT/ RDENMCE/PDENALEMCE/PDEN: PIC主控级连 / IO设备数据输出控制信号 IOB=0时，PIC主控级连；否则，用于允许I/O总线收发器MRDC（MEMR）MWTC（MEMW）AMWCIORC （IOR）IOWC （IOW）AIOWCINTA （INTA）92.2.3 8086CPU的引线及功能引脚定义的方法可大致分为：n每个引脚只传送一种信息（如每个引脚只传送一种信息（如RDRD）n电平的高低代表不同的含义（如电平的高低代表不同的含义（如M/IOM/IO）n在不同模式下有不同的名称和定义（如在不同模式下有不同的名称和定义（如WR/LOCKW
6、R/LOCK）n分时复用引脚（如分时复用引脚（如ADAD1515ADAD0 0）n引脚的输入、输出分别传送不同的信息（如引脚的输入、输出分别传送不同的信息（如RQ/GTRQ/GT0 0）10最小模式下的主要引线nMN/MX 工作模式控制工作模式控制n=0（接地）：工作于最大模式；n=1（接Vcc）：工作于最小模式。11最小模式下的主要引线地址总线、数据总线：地址总线、数据总线：nAD15AD0：三态三态n地址/数据复用引脚。ALE=1时作为地址线A16A0，ALE=0时作为数据线D16D0。n传送地址时为输出，传送数据时为双向。nA19-A16/S6-S3：输出，三态输出，三态n地址/状态复用
7、引脚。ALE=1时作为地址线A19A16，ALE=0时作为控制信号。请思考为何三总线都是三态的？12最小模式下的主要引线控制信号：控制信号：nWR：输出，三态输出，三态n写选通信号，表示CPU正在写数据到MEM或I/O设备。nRD：输出，三态输出，三态n读信号，表示CPU正在从总线上读来自于MEM或I/O设备的数据。nIO/ M：输出，三态输出，三态n区分是读写存储器还是读写I/O端口（即地址总线上的地址是存储器地址还是I/O端口地址）。13最小模式下的主要引线nDEN：输出，三态输出，三态n数据总线允许信号。用来打开外部数据总线缓冲器。nDT/R：输出，三态：输出，三态n表明CPU正在传送还
8、是接收数据，用来作为外部数据总线缓冲器的方向控制；nALE：输出：输出n地址锁存允许信号，表示地址/数据总线上传输的是地址信号。以上三个信号的用法见下页图以上三个信号的用法见下页图14数据/地址分离电路(最小模式)8282或3738086BHE/S7A19-A16 /S6-S3AD15-AD0OE8286或245OEDIRD15 - D0DT/ RALESTBA19 - A0BHE地址总线数据总线DENCPU总线系统总线15最小模式下的主要引线nRESET：输入输入 n复位信号，保持4个以上时钟周期的高电平时将引起CPU进入复位过程（IF清0，并从存储单元FFFF0H开始执行指令）；nBHE/
9、S7：输出：输出n高8位数据总线允许。在读/写操作期间允许高高8 8位数据总线位数据总线D16D16D8D8有效（即读/写数据的高8位）。 nREADY：输入：输入n准备就绪。用于与存储器或I/O接口的同步。n=0时CPU进入等待状态（插入1个或多个等待周期）。16READY引脚的作用总线周期总线周期T2T1T3T4时钟周期总线周期总线周期T2T1T3TwaitT4标准总标准总线周期线周期增加了等待增加了等待状态的总线状态的总线周期周期若在若在T3周期上升沿检测到周期上升沿检测到READY=0，将插入等待周期，插入的个数取决于，将插入等待周期，插入的个数取决于READY何时变为何时变为1。采样
10、采样17中断请求和响应信号nINTR：输入输入n可屏蔽中断请求输入端，CPU要检查IF状态nNMI：输入输入n非屏蔽中断请求输入端， CPU不检查IF状态nINTA：输出输出n中断响应信号，表示CPU已进入中断响应周期。n此信号常用来选通中断向量号。18总线保持信号nHOLD：输入输入n总线保持请求。用来直接存储器存取模式(DMA)。当CPU以外的其他设备要求占用总线以便访问存储器时，通过此引脚向CPU发出请求。nHOLD=1时，CPU停止执行指令，并将地址/数据总线和控制总线中的所有三态控制线置为高阻状态。nHLDA：输出输出n总线保持响应。CPU对HOLD信号的响应信号。指示CPU已进入保
11、持状态。19其他信号nTEST：输入：输入n测试信号。执行WAIT指令时将测试此引脚的状态。n=0时，WAIT指令相当于空操作(NOP)。n=1时，WAIT指令将重复测试直到它变为0。n通常此引脚与8087算术协处理器相连。nCLK：输入：输入n时钟引脚。为CPU提供基本的定时信号。n占空比必须为33(高1/3，低2/3)。202.2.2 指令流水线取指令取指令指令指令译码译码取操取操作数作数执行执行指令指令存放存放结果结果 CPU执行一条指令的过程类似于工厂生产流水线，被分 解为多个小的步骤，称为指令流水线。原料原料调度分配调度分配生产线生产线成品成品仓库仓库出厂出厂数据和程序指令控制器的调
