基于CPLD与51单片机的数字频率计的设计
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1、课程设计报告项目名称：基于CPLD与51单片机的数字频率计的设计组 员： 赵 聪（2012128089） 关珊珊（2012128022） 谢叶青（2012128068） 成民民（2012128011）刘 慧（2012128040）马商牟司（2012128044） 指导老师：张 静基于CPLD与51单片机的数字频率计的设计摘要：频率测量是电子测量领域中重要的也是基本物理的测量量之一。基于传统频率测量原理的频率计的测量精度将随被测频率信号频率的下降而下降，在实际应用中有较大的局限性，而基于CPLD与51单片机的数字频率计采用等精度测量方法，利用CPLD实现了频率、周期、占空比的测量计数。基于CPL
2、D与51单片机的数字频率计的设计采用自上向下的设计方法，用STC12C5A60S2单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制液晶的显示输出。复杂可编程逻辑器件CPLDEPM240完成各种时序逻辑控制、计数功能。本系统实现了测频范围为0.1Hz10MHz，测频精度：测频全域相对误差恒为百万分之一；脉宽测试范围0.1s1s；测试精度0.01s ；占空比测试范围199，测试精度1%。关键字：数字频率计；CPLD；STC12C5A60S2；EDA技术；EPM240目 录1引言12总体方案的分析和设计12.1 测频原理分析12.1.2 基于CPLD与51单片机的数
3、字频率计原理22.1.3误差分析32.2 数字频率计的系统设计43 硬件设计与设计53.1 电源部分电路53.2按键检测及蜂鸣器电路53.3单片机最小系统63.4 CPLD测频模块63.4.1 测频/测周期的实现63.4.2. 控制部件设计73.4.3 计数部件设计73.5 液晶显示模块94 软件设计与实现104.1 CPLD软件设计104.1.1 CPLD模快实现的功能104.1.2 标准频率测试计数器104.1.3 测脉宽逻辑114.2单片机软件设计114.2.1单片机的编程与流程图115性能测试与误差分析155.1 性能测试 155.2 误差分析166 结束语16参考文献16附 录171
4、引言数字频率计是通信设备、视、音频等科研项目生产领域不可缺少的重要测量仪器1。基于传统频率测量原理的频率计的测量精度将随被测频率信号频率的下降而下降，在实际应用中有较大的局限性。如果要求只使用一种测量方法而对整个频率范围内的频率信号的测量都能达到同样的精度，就只能采用等精度频率测量方法。而基于CPLD与51单片机的数字频率计不但能在整个频率测量区域内保持恒定的频率测量精度，且具有较高的频率测量精度。因此，等精度频率测量技术在现实的应用非常广泛。基于CPLD与51单片机的数字频率计的设计采用自上向下的设计方法，用STC12C5A60S2单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运
5、算处理、键盘扫描和控制液晶的显示输出。复杂可编程逻辑器件CPLDEPM240完成各种时序逻辑控制、计数功能,在Ouartus II平台上用Verilog硬件描述语言设计以及编译，调试，仿真和下载3。本系统实现了测频范围为0.1Hz10MHz，测频精度：测频全域相对误差恒为百万分之一；脉宽测试范围0.1s1s；测试精度0.01s ；占空比测试范围199，测试精度1%。2总体方案的分析和设计2.1 测频原理分析2.1.1频率测量方案方案一：周期频率测量法。通过测量被测信号的周期，由公式求出待测信号的频率。这种频率测量方法需要有标准倍的频率信号，在待测信号的一个周期内，对提供的标准信号进行周期计数。
6、这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证频率的测量精度，周期测量法仅适用于频率较低的待测信号的频率测量。方案二：直接频率测量法。直接率测量的方法就是在确定的单位时间内，检测被测信号的脉冲数。由于设置的单位时间通常不是被测频率信号的周期的整数倍数，这种测量方法的脉冲计数也会产生最大为±1个脉冲误差。当我们进一步分析测量误差：设待测信号脉冲周期为,频率为，当测量时间为时，测量准确度为，由上面的推导可知直接频率测量的准确度与被测信号的频率有关：当被测信号的频率越高则测量精度也就越高，反之频率的测量精度也越低。因此直接频率测量的方法
7、一般只适合测量频率较高的被测信号，不能满足在整个频率段内测量精度保持不变的要求。方案三：等精度频率测量法，测量的精度保持一个定值，不随所测信号频率的变化而变化。在快速测量的要求下，如果要得到较高的频率测量精度，那么必须采用较高频率的标准信号。由于单片机本身时钟频率不高，同时受到若干指令运算的限制，测频速度较慢，无法满足高精度、高速的测频要求；而采用集成度高、速度快的现场可编程门阵列CPLD能够实现高精度、高速的频率测量。综上所述，选择方案三。2.1.2 基于CPLD与51单片机的数字频率计原理基于CPLD与51单片机的数字频率计测频方法:它的闸门时间的大小不是固定的，可以人为自己设定闸值时间，
8、但是在测量的时候实际闸门时间是被测信号周期的整数倍，即与被测信号同步3。其测频原理说明图如下图所示。在测量过程当中，用两个计数器分别对被测频率信号和标准脉冲信号同时计数。首先给出闸门使能信号(预置闸门开启信号为上升沿)4，这时两个计数器并不开始计数，而是等到之后被测信号的上升沿到来时，两个计数器才真正开始计数。然后等待预置闸门信号关闭(这里是下降沿)5，两个计数器并没有立即停止计数，而是等到之后被测信号的上升沿到来时才同时结束两个计数器的计数，完成一次测量。可以看出，在这个测量过程中，实际两个计数器计数的闸门时间t与之前预置闸门时间t1并不是完全的等同，但这个两个时间差值不会超过被测频率信号的
9、一个周期。图2.1 等精度测频测量原理波形图图2.2 等精度测频实现原理图 2.1.3误差分析假设在一次测量中，实际闸门时间为t，对标准信号的计数值为，计数器对被测信号的计数值为。标准信号的频率为，则被测信号的频率如式(2-1): (2-1)由式(1)可知，若忽略标频的误差，则等精度测频可能产生的相对误差如式(2-2): (2-2)其中为被测信号频率的准确值。在测量中，由于计数的起停时间都是由该信号的上升沿触发的，在闸门时间t内对的计数无误差()；对的计数最多相差一个数的误差，即,其测量频率如式(2-3): (2-3)将式(1)和(3)代入式(2)，并整理如式(2-4)： (2-4)由上式可以
10、看出，等精度频率测量法测量频率的相对误差与被测周期信号的频率大小无关，仅与预置闸门时间长短和标准信号频率大小有关，即实现了在整个测试的频率段内的等精度测量。有上式，可得闸门时间越长，标准频率越高，频率测量的相对误差就越小。因此，为了得到较高的频率测量精度，标准频率可由稳定度好、精度高的高频率晶体振荡器产生7。同时，在保证测量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度。由上面的分析，本设计运用高速的CPLD和单片机相结合的设计机构。用高速的CPLD完成都待测信号和标准频率信号的计数；利用单片机来完成各种数据的计算和液晶显示等控制功能。2.2 数字频率计的系统设计由于单片
11、机的运算能力强，速度较慢，CPLD的速度快但是运算能力有限，故本设计采用CPLD与单片机组合的测量方法，本设计主要包括CPLD测频部分，单片机数据处理以及LED显示部分,整体结构框图如下图。图2.3 系统结构图3 硬件设计与设计3.1 电源部分电路通过MINIUSB口输入5V电压一路直接给单片机的需要5V的电路供电。另外，在5V输出端引出一路通过AMS1117降压稳压芯片转换，得到3.3V电压输出，供CPLD和液晶模块使用。图3.1 电源部分电路图3.2按键检测及蜂鸣器电路 这部分主要有两块：一个是按键模块，另一个是蜂鸣器驱动模块。通过按键的识别来处理频率测量，占空比测量或者周期测量，蜂鸣器鸣
