超前进位加法器设计实验.docx

超前进位加法器设计实验
四川大学计算机学院、软件学院
实验报告学号：姓名：专业：班级：第周
课程
名称
计算机组成原理实验课时
实验
项目
超前进位加法器设计实验实验时间
实验目的1.掌握超前进位加法器的原理及其设计方法。
2.熟悉CPLD应用设计及EDA软件的使用
实验
环境
TD-CMA实验系统一台，PC机一台
实验内容（算法、程序、步骤和方法）1.实验原理：
加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号。


全加器的逻辑表达式为：S=ABCi+ABCi+ABCi+ABCi C0=AB+ACi+BCi
串行加法器运算速度慢，其根本原因是每一位的结果都要依赖于低位的进位，因而可以通过并行进位的方式来提高效率。只要能设计出专门的电路，使得每一位的进位能够并行地产生
而与低位的运算情况无关，就能解决这个问题。可以对加法器进位的逻辑表达式做进一步
四川大学计算机学院、软件学院
实验报告学号：姓名：专业：班级：第周
课程
名称
计算机组成原理实验课时
实验
项目
超前进位加法器设计实验实验时间
实验目的1.掌握超前进位加法器的原理及其设计方法。
2.熟悉CPLD应用设计及EDA软件的使用
实验
环境
TD-CMA实验系统一台，PC机一台