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1、EDA技术与应用实验 宋继志 刘文英实验要求与实验报告要求实验要求与实验报告要求实验要求实验前实验前，应认真准备，预习实验内容，编写代码。，应认真准备，预习实验内容，编写代码。实验中实验中，仿真测试，需要下载测试的同学领取开发板。，仿真测试，需要下载测试的同学领取开发板。实验后实验后，整理好开发板上交。，整理好开发板上交。 有关实验内容下载地址：ftp:/121.251.254.221 用户名与密码：eda实验要求与实验报告要求实验要求与实验报告要求实验报告要求实验报告写一个综合的设计报告，通常包含以下几部分：实验报告写一个综合的设计报告，通常包含以下几部分：（1 1）实验设计要求。）实验设计
2、要求。（2 2）总体设计，包括总体设计思路）总体设计，包括总体设计思路/ /设计思想、设计原理图、模块划分等。设计思想、设计原理图、模块划分等。（3 3）分模块的功能实现以及每个模块的波形仿真图及简单分析说明。）分模块的功能实现以及每个模块的波形仿真图及简单分析说明。（4 4）关键技术分析，包括分析设计中的主要技术要点和难点）关键技术分析，包括分析设计中的主要技术要点和难点（5 5）实验完成情况，分析系统的功能特点，以及不足。实验演示与说明。）实验完成情况，分析系统的功能特点，以及不足。实验演示与说明。（6 6）实验中遇到的问题及解决方法，包括对分析综合或编译过程中的错）实验中遇到的问题及解决
3、方法，包括对分析综合或编译过程中的错误、警告信息的分析。误、警告信息的分析。（7 7）实验总结、个人收获与体会。）实验总结、个人收获与体会。（8 8）附录，实验的核心代码。）附录，实验的核心代码。实验报告还应提交实验程序，建议提交以下文件：实验报告还应提交实验程序，建议提交以下文件：QuartusIIQuartusII工程文件（工程文件（. .qpfqpf），），VerilogVerilog源文件（源文件（.v.v）或）或VHDLVHDL源文件（源文件（. .vhdvhd），原理图文件（），原理图文件（. .bdfbdf），测试激励），测试激励文件（文件（. .vwfvwf），设置文件（），设
4、置文件（. .qsfqsf），下载文件（），下载文件（. .sofsof）。）。VerilogVerilog或或VHDLVHDL程序应程序应进行必要的注释，重点说明信号和进程的含义。进行必要的注释，重点说明信号和进程的含义。考核方式考核方式 成绩评定主要由检查验收和实验报告二部分组成。成绩评定主要由检查验收和实验报告二部分组成。 总成绩总成绩=检查验收（占检查验收（占60%）+ 实验报告（实验报告（40%） 其中，检查验收成绩包括平时表现、实验预习、实验验收其中，检查验收成绩包括平时表现、实验预习、实验验收等。等。DE2开发板简介开发板简介DE2开发板简介开发板简介DE2 实验板基本输入输出引
5、脚信号实验板基本输入输出引脚信号1. LED 灯：有两组，LEDR17:0和 LEDG7:0 这两组 LED 灯用于简单输出。一般用于二进制结果输出，如果是较大的十进制数，采用 HEX 或者 LCD 输出较好。oLEDR 与 oLEDG 除了数量与颜色不同外，用法基本一致。2. HEX 发光管 HEX7:0，用于数值的输出。 一般用于十进制或十六进制结果的输出，有时也可用来显示英文字符。 DE2 有八个七段数码管，被分为两组，每组四个，提供一个低电平将点亮管子，高电平使它熄灭。注意每个管子的小数点都没有进行连接它们是不可用的。3. 开关 SW17:0：用于简单的输入。 拥有输入并保持同一电平信
6、号的优势，一般用于数据信号或者功能控制信号。相对于按钮来说，可以用开关手工模拟低速的方波信号。4. 按钮 KEY3:0：用于简单的输入。 平时状态是高电平，按下时低电平，一般用于复位信号与单步调试时的时钟信号。实验注意事项实验注意事项1. 注意注意DE2开发板下载线接口开发板下载线接口 接到接到USB Blaster Port上上2. 数码管分共阴极与共阳极数码管分共阴极与共阳极 共阳极（公共端接高电平或共阳极（公共端接高电平或+5V电压）电压） 共阴极（公共端接低电平或接地）共阴极（公共端接低电平或接地） 共阳极共阳极:各段选为低电平（即各段选为低电平（即0接地时）选中各数码段接地时）选中各
7、数码段. 共阴极共阴极:各段选为高电平（即各段选为高电平（即+5V接电源时）选中各数码段接电源时）选中各数码段 DE2开发板上的数码管是共阳极的开发板上的数码管是共阳极的共阳极由共阳极由0 0到到F F的编码为的编码为: :ucharuchar code table= code table=0 xc0,0 xf9,0 xa4,0 xb0,0 xc0,0 xf9,0 xa4,0 xb0,0 x99,0 x92,0 x82,0 xf8,0 x99,0 x92,0 x82,0 xf8,0 x80,0 x90,0 x88,0 x83,0 x80,0 x90,0 x88,0 x83, 0 xc6,0 x
8、a1,0 x86,0 x8e; 0 xc6,0 xa1,0 x86,0 x8e;共阴极由共阴极由0 0到到F F的编码为的编码为: :ucharuchar code table= code table=0 x3f,0 x06,0 x5b,0 x4f,0 x3f,0 x06,0 x5b,0 x4f,0 x66,0 x6d,0 x7d,0 x07,0 x66,0 x6d,0 x7d,0 x07,0 x7f,0 x6f,0 x77,0 x7c,0 x7f,0 x6f,0 x77,0 x7c,0 x39,0 x5e,0 x79,0 x71;0 x39,0 x5e,0 x79,0 x71;授权文件授权文
9、件License的安装的安装将将Quartus_II_9.0破解器破解器.exe拷贝到拷贝到C:altera90quartusbin文件夹下文件夹下 ，直接在该，直接在该文件夹下运行，破解文件夹下运行，破解C:altera90quartusbin下的下的sys_cpt.dll和和quartus.exe文件。文件。运行运行Quartus_II_9.0破解器破解器.exe后后,直接点击直接点击“应用补丁应用补丁”。 如果出现如果出现“未找到该文件。搜索该文件吗？未找到该文件。搜索该文件吗？”，点击，点击“是是”。 如果把如果把Quartus_II_9.0破解器破解器.exe直接直接Copy到到C:
10、altera90quartusbin下，就不会下，就不会出现这个对话框，而是直接开始破解，生成授权文件出现这个对话框，而是直接开始破解，生成授权文件license.dat。(2)选中生成授权文件选中生成授权文件license.dat，用记事本打开。默认的，用记事本打开。默认的license.dat路径是在路径是在C:altera90quartusbin下。下。(3) 把把license.dat里所有的里所有的XXXXXXXXXXXX 用计算机网卡号替换，计算机网卡号可用计算机网卡号替换，计算机网卡号可以通过以通过Quartus II 9.0的的Tools菜单下选择菜单下选择License Se
11、tup，下面就有，下面就有NIC ID。(4) 在在Quartus II 9.0的的Tools菜单下选择菜单下选择License Setup，然后选择，然后选择License file，最后，最后点击点击OK。注意：注意：license文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替USB-Blaster 的驱动安装 将将 DE2-35 实验平台的实验平台的 Blaster 接口接口(开发板上部最左边开发板上部最左边)接好接好 USB 连接连接线，插头插入主机的线，插头插入主机的 USB 接口，接口，Windows XP 发现
12、新硬件后会弹出一发现新硬件后会弹出一个对话框。按提示选择个对话框。按提示选择USB-Blaster 驱动程序的在驱动程序的在 Windows XP 下的安下的安装路径选择：装路径选择： D:altera90quartusdriversusb-blasterusbblst.inf若是初次安装的若是初次安装的Quartus II，在下载编程前需要选择下载接口方式。在，在下载编程前需要选择下载接口方式。在图图0-1 所示窗口中单击所示窗口中单击“Hardware Setup”，可打开如图，可打开如图0-2 所示的窗口所示的窗口。在这里，选择。在这里，选择“USB BlasterII”，双击鼠标后，关
13、闭该窗口。，双击鼠标后，关闭该窗口。图0-1图0-2实验内容实验内容简单简单NiosIINiosII系统的设计系统的设计-LCD-LCD显示实验显示实验 基于基于NiosIINiosII系统的跑马灯实验系统的跑马灯实验 基于基于SOPCSOPC的电子钟设计的电子钟设计 计数器的设计与测试计数器的设计与测试 译码器的设计与测试译码器的设计与测试 基于基于EDAEDA的电子钟设计的电子钟设计 用原理图输入法设计全加器用原理图输入法设计全加器 -熟悉熟悉EDAEDA设计流程设计流程 前四次实验课按分组 ，最后一次实验以开放的形式。实验任务：基于EDA的电子钟设计 或者基于SOPC的电子钟设计，完成设
14、计后下载到DE2开发板验证测试。实验检查：每个实验完成后老师检查，记录。实验报告：最后以大作业的形式上交综合设计报告。原理图输入法设计原理图输入法设计4 4位全加器位全加器 -熟悉熟悉EDAEDA设计流程设计流程设计任务分析：原理图输入法设计4位全加器4位全加器由4个1位全加器组成，1位全加器由2个半加器组成。先设计1位半加器，利用真值表、与或非门设计仿真，封装入库。再设计1位全加器，利用已经设计并封装好的半加器完成设计，封装入库。最后设计4位全加器，利用已经设计并封装好的1位全加器构成4位全加器，并完成仿真和硬件测试。原理图输入法设计原理图输入法设计4 4位全加器位全加器 -熟悉熟悉EDAE
15、DA设计流程设计流程原理图输入法设计原理图输入法设计4 4位全加器位全加器 -熟悉熟悉EDAEDA设计流程设计流程实验内容实验内容1设计1位全加器。先设计1位半加器，再设计1位全加器的。包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。2设计4位全加器。建立一个更高的原理图设计层次，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真和硬件测试。3在完成原理图设计的基础上，用HDL语言设计4位全加器，必须使用元件例化。并仿真和硬件验证设计结果。（选作）采用Quatus 的PLD设计方法1.首先在D盘创建一个个人文件夹，在个人文件
16、夹下创建每个实验内容的工作目录。2 2. 在Quatus 中创建一个工程。3 3. 子模块设计：每个模块可以用原理图或HDL语言描述，对每个模块进行编译、仿真，通过后然后生成模块符号。4 4. 顶层设计：创建一个顶层图形文件，将各模块符号放到图中，添加输入、输出引脚，连线；编译，仿真。5 5. 给输入、输出引脚分配引脚号码，编程下载。文件夹、工作目文件夹、工作目录和工程名不能录和工程名不能有空格和汉字！有空格和汉字！原理图输入法设计原理图输入法设计4 4位全加器位全加器 -熟悉熟悉EDAEDA设计流程设计流程注意事宜：注意事宜：1.1.首先在首先在D D盘创建个人文件夹盘创建个人文件夹任何一项
17、设计都是一项工程任何一项设计都是一项工程(project)(project)，必须首先为此工程建立一个放，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被置与此工程相关的所有文件的文件夹，此文件夹将被QuartusIIQuartusII 默认默认为工作库为工作库(Work Library)(Work Library)。同一工程的所有文件都必须放在同一文件。同一工程的所有文件都必须放在同一文件夹中。夹中。文件夹所在路径名和文件夹名中不能用中文，不能用空格，不文件夹所在路径名和文件夹名中不能用中文，不能用空格，不能用括号（），可用下划线能用括号（），可用下划线_ _，最好也
18、不要以数字开头。，最好也不要以数字开头。 2 2. .工程名与顶层文件的实体名工程名与顶层文件的实体名建议工程项目名称最好与顶层文件同名，同名为建议工程项目名称最好与顶层文件同名，同名为adder4badder4b 。 3 3. . 每次修改后都需要重新编译。每次修改后都需要重新编译。原理图输入法设计原理图输入法设计4 4位全加器位全加器 -熟悉熟悉EDAEDA设计流程设计流程注意事宜：注意事宜：4 4. .功能仿真需要先功能仿真需要先生成功能仿真网表。生成功能仿真网表。 选择菜单选择菜单“Processing”Processing”中中“Simulator Tool”Simulator To
19、ol”选项，选项，打开仿真器，将仿真模式设置为打开仿真器，将仿真模式设置为“Functional”Functional”，单击单击“Generate Functional Simulation Generate Functional Simulation NetlistNetlist”按钮产生按钮产生仿真网表。仿真网表。5 5. .将未使用引脚指定为三态输入。将未使用引脚指定为三态输入。 菜单菜单AssignmentsDeviceAssignmentsDevice，在在DeviceDevice页面中单击页面中单击 “Device & Pin Options”“Device & Pin Opti
20、ons”按钮，打开按钮，打开“Device & Pin “Device & Pin Options” Options” 对话框；选择对话框；选择 “Unused Pins”“Unused Pins”标签，标签，在在“Reserve all unused pins”“Reserve all unused pins”域中选择域中选择“As “As inputs,triinputs,tri- -stated”stated”单选钮。单选钮。原理图输入法设计原理图输入法设计4 4位全加器位全加器 -熟悉熟悉EDAEDA设计流程设计流程计数器的设计与测试计数器的设计与测试实验内容实验内容1设计分频电路，编
21、写计数分频的程序。用计数方式实现时钟分频。 先编写一个输入时钟频率10Hz，输出时钟频率1Hz，分频系数为10，仿真测试无误后，再修改参数，改写输入50Mhz信号源，输出时钟频率1Hz。2设计2位BCD码计数器，计数0-99。 计数脉冲：利用分频电路的输出频率1HZ，作为计数脉冲的输入脉冲，计数0-99，通过仿真测试验证。 BCDBCD码码(Binary-Coded Decimal(Binary-Coded Decimal? ) )亦称二进码十进数或二亦称二进码十进数或二- -十进制代码。十进制代码。用用4 4位二进制数来表示位二进制数来表示1 1位位十进制数十进制数中的中的0909这这101
22、0个数码。个数码。 8421 BCD 8421 BCD码是最基本和最常用的码是最基本和最常用的BCDBCD码，它和四位自然二进制码相码，它和四位自然二进制码相似，各位的似，各位的权值权值为为8 8、4 4、2 2、1 1，故称为有权，故称为有权BCDBCD码。即用码。即用0000100100001001分分别代表它所对应的别代表它所对应的十进制数十进制数，余下的六组代码不用。，余下的六组代码不用。 计数器的设计与测试计数器的设计与测试计数器的设计与测试计数器的设计与测试分频器的设计分频器的设计-计数分频计数分频 设计两个时钟分频电路设计两个时钟分频电路 输入信号输入信号 时钟信号时钟信号clk
23、iclki 输出信号输出信号 输出时钟信号输出时钟信号clkoclko（1 1）假设输入时钟频率假设输入时钟频率10Hz(10Hz(时钟周期为时钟周期为0.1s)0.1s)，设计分频电路，设计分频电路1 1，使输，使输出时钟频率出时钟频率1Hz(1Hz(时钟周期为时钟周期为1s)1s)。仿真测试。仿真测试。（2 2）假设输入时钟频率假设输入时钟频率50MHz,50MHz,设计分频电路设计分频电路2 2，使输出时钟频率，使输出时钟频率1Hz(1Hz(时时钟周期为钟周期为1s)1s)。在分频电路。在分频电路1 1的基础上修改参数。的基础上修改参数。 输入时钟频率10Hz，输出时钟频率1Hz，分频系
24、数为10 设计电路使输出时钟信号的前半周为低电平，后半周为高电平。设计电路使输出时钟信号的前半周为低电平，后半周为高电平。提示提示：当计数器计到分频系数的一半时，计数器清零当计数器计到分频系数的一半时，计数器清零; ; 且且clkoutclkout翻转（翻转（clkoutclkout = = clkoutclkout; ;） 。计数器的设计与测试计数器的设计与测试-分频电路设计分频电路设计计数器的设计与测试计数器的设计与测试-分频电路设计分频电路设计module fp(clkin, clkout);input clkin;output clkout;reg clkout;reg30:0 cou
25、nt;always(posedge clkin) begin count=count+1; if(count=4) begin count=0; clkout=clkout; end endendmodule计数器的设计与测试计数器的设计与测试module fp(clkin, clkout);input clkin;output clkout;reg clkout;reg30:0 count;always(posedge clkin) begin count=count+1; if(count=24999999) begin count=0; clkout=clkout; end endend
26、module译码器的设计与测试译码器的设计与测试 数码管分共阴极与共阳极数码管分共阴极与共阳极 共阳极（公共端接高电平或共阳极（公共端接高电平或+5V电压）电压） 共阴极（公共端接低电平或接地）共阴极（公共端接低电平或接地） 共阳极共阳极:各段选为低电平（即各段选为低电平（即0接地时）选中各数码段接地时）选中各数码段. 共阴极共阴极:各段选为高电平（即各段选为高电平（即+5V接电源时）选中各数码段接电源时）选中各数码段 译码器的设计与测试译码器的设计与测试译码器的设计与测试译码器的设计与测试DE2开发板上的数码管是共阳极的开发板上的数码管是共阳极的共阳极由共阳极由0到到F的编码为的编码为: u
27、char code table=0 xc0,0 xf9,0 xa4,0 xb0,0 x99,0 x92,0 x82,0 xf8,0 x80,0 x90,0 x88,0 x83,0 xc6,0 xa1,0 x86,0 x8e;译码器的设计与测试译码器的设计与测试程序参考LIBRARY IEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY decl7s IS PORT(d: IN STD_LOGIC_VECTOR(3DOWNTO 0);-输入4位二进制码s
28、eg: OUT STD_LOGIC_VECTOR(7DOWNTO 0) -七段译码输出 );END;ARCHITECTURE ONE OF decl7s ISSIGNAL seg_r:STD_LOGIC_VECTOR(7 DOWNTO 0);-定义数码管输出寄存器译码器的设计与测试译码器的设计与测试BEGIN segseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_rseg_r seg_r=XFF; END CASE; END PROCESS;END;译码器的设计与测试译码器的设计与测试modul
29、e Dec7s(a,q); input 3:0 a; output 7:0 q; reg 7:0 q;always (a) begin case(a) 0:q=8b11000000; 1:q=8b11111001; 2:q=8b10100100; 3:q=8b10110000; 4:q=8b10011001; 5:q=8b10010010; 6:q=8b10000010; 7:q=8b11111000; 8:q=8b10000000; 9:q=8b10010000; 10:q=8b10001000; /11:q=8b01111100; /12:q=8b00111001;13:q=8b01011
30、110; /14:q=8b01111001;15:q=8b01110001; endcase endendmodule 计数器计数器+译码器的设计与测试译码器的设计与测试计数器计数器+译码器的设计与测试译码器的设计与测试两位计数的模块高低位用两个计数模块实现两位计数的模块高低位用两个计数模块实现基于基于EDA的电子钟总体设计的电子钟总体设计基于基于EDA的电子钟总体设计的电子钟总体设计（不推荐）（不推荐）基于基于NiosIINiosII系统的实验系统的实验一、简单NiosII系统的设计-LCD显示实验熟悉基于NiosII的SOPC 系统的设计流程。悉Nios II 的IDE调试过程。学习SOP
31、C Builder 与 Nios II IDE 的使用过程，了解 SOPC 的建立过程，明白如何在 DE2 上运行简单的 C 程序。 实验中顶层文件用Verilog语言二、基于NiosII系统的跑马灯实验 实验中顶层文件用原理图一、硬件开发流程二、软件开发流程Nios 嵌入式处理器软、硬件开发流程Nios Design FlowSOPC?Builder?GUIConnect?BlocksProcessor?LibraryCustom?InstructionsPeripheral?LibrarySelect?&?Configure?Peripherals,?IPIP?ModulesConfigu
32、re?ProcessorGeneratenEDIF?NetlistnHDL?Source?FilesnTestbenchSynthesis?&Fitter?nUser?DesignnOther?IP?BlocksHardware?DevelopmentQuartus?IIOn-ChipDebugSoftware?TraceHard?BreakpointsSignalTap?IIAlteraPLD JTAG,Serial,?orEthernetExecutableCodeHardwareConfigurationFileVerification&?Debug（1 1）（2 2）（3 3）（4 4
33、）nC?Header?filesnCustom?LibrarynPeripheral?DriversCompiler,Linker,?DebuggerSoftware?DevelopmentnUser?CodenLibrariesnRTOSGNU?ToolsNios?II?IDENios 嵌入式处理器软、硬件开发流程一、硬件开发流程 下载完硬件配置文件后，软件开发者就可以把此开发板作下载完硬件配置文件后，软件开发者就可以把此开发板作为软件开发的初期硬件平台进行软件功能的开发验证了。为软件开发的初期硬件平台进行软件功能的开发验证了。（1 1）定义定义Nios嵌入式处理器系统：嵌入式处理器系统：使
34、用使用SOPC Builder系统综合软系统综合软件选取合适的件选取合适的CPU、存储器以及外围器件，并定制其功能。、存储器以及外围器件，并定制其功能。（2）指定目标器件、分配引脚、编译硬件指定目标器件、分配引脚、编译硬件：使用：使用Quartus选取选取Altera器件系列，并对器件系列，并对SOPC Builder生成的生成的HDL设计文件进行布设计文件进行布局布线；再选取目标器件，分配管脚，进行硬件编译选项或时序局布线；再选取目标器件，分配管脚，进行硬件编译选项或时序约束的设置。编译，生成网表文件和配置文件。约束的设置。编译，生成网表文件和配置文件。（3）硬件下载：硬件下载：使用使用Qu
35、artus软件和下载电缆，将配置文件下载到软件和下载电缆，将配置文件下载到开发板上的开发板上的FPGA中。当校验完当前硬件设计后，还可再次将新中。当校验完当前硬件设计后，还可再次将新的配置文件下载到开发板上的非易失存储器里。的配置文件下载到开发板上的非易失存储器里。 Nios 嵌入式处理器软、硬件开发流程二、软件开发流程（1 1）在使用）在使用SOPC BuilderSOPC Builder进行硬件设计的同时，就可以开始编写独立进行硬件设计的同时，就可以开始编写独立于器件的于器件的C/C+C/C+软件，比如算法或控制程序。用户可以使用现成软件，比如算法或控制程序。用户可以使用现成的软件库和开放
36、的操作系统内核来加快开发过程。的软件库和开放的操作系统内核来加快开发过程。（2 2）在）在NiosIDENiosIDE中建立新的软件工程时，中建立新的软件工程时，IDEIDE会根据会根据SOPC BuilderSOPC Builder对系统的硬件配置自动生成一个定制对系统的硬件配置自动生成一个定制HAL(HAL(硬件抽象层硬件抽象层) )系统库。系统库。这个库能为程序和底层硬件的通信提供接口驱动程序。这个库能为程序和底层硬件的通信提供接口驱动程序。（3 3）使用）使用NiosIDENiosIDE对软件工程进行编译、调试。对软件工程进行编译、调试。（4 4）将硬件设计下载到开发板后，就可以将软件
37、下载到开发板上并）将硬件设计下载到开发板后，就可以将软件下载到开发板上并在硬件上运行。在硬件上运行。Nios 嵌入式处理器软、硬件开发流程实验报告实验报告实验报告统一用实验报告统一用A4A4的复印纸，加封面（统一格式）。的复印纸，加封面（统一格式）。提交实验程序，压缩文件命名格式：学号提交实验程序，压缩文件命名格式：学号+ +姓名，姓名， 如：如：1207110612071106熊鹰熊鹰实验程序上传到服务器：实验程序上传到服务器：ftp:/121.251.254.221用户名和密码都是用户名和密码都是: :edaworkedawork实验报告提交：以班级为单位按学号排好，班长或学习委实验报告提
38、交：以班级为单位按学号排好，班长或学习委员于员于5 5月月2222日交到日交到C621.C621.实验报告实验报告实验报告要求实验报告写一个综合的设计报告，通常包含以下几部分：实验报告写一个综合的设计报告，通常包含以下几部分：（1 1）实验设计要求。）实验设计要求。（2 2）总体设计，包括总体设计思路）总体设计，包括总体设计思路/ /设计思想、设计原理图、模块划分等。设计思想、设计原理图、模块划分等。（3 3）分模块的功能实现以及每个模块的波形仿真图及简单分析说明。）分模块的功能实现以及每个模块的波形仿真图及简单分析说明。（4 4）关键技术分析，包括分析设计中的主要技术要点和难点）关键技术分析
39、，包括分析设计中的主要技术要点和难点（5 5）实验完成情况，分析系统的功能特点，以及不足。实验演示与说明。）实验完成情况，分析系统的功能特点，以及不足。实验演示与说明。（6 6）实验中遇到的问题及解决方法，包括对分析综合或编译过程中的错误）实验中遇到的问题及解决方法，包括对分析综合或编译过程中的错误、警告信息的分析。、警告信息的分析。（7 7）实验总结、个人收获与体会。）实验总结、个人收获与体会。（8 8）附录，实验的核心代码。）附录，实验的核心代码。实验报告还应提交实验程序，建议提交以下文件：实验报告还应提交实验程序，建议提交以下文件：QuartusIIQuartusII工程文件（工程文件（. .qpfqpf），），VerilogVerilog源文件（源文件（.v.v）或）或VHDLVHDL源文件（源文件（. .vhdvhd），原理图文件（），原理图文件（. .bdfbdf），测试激励文件（），测试激励文件（. .vwfvwf），设置文件（），设置文件（. .qsfqsf），下载文件（），下载文件（. .sofsof）。VerilogVerilog或或VHDLVHDL程序应进行必要的注释，重点说明信号和进程的含义。程序应进行必要的注释，重点说明信号和进程的含义。祝同学们开心快乐每一天！祝同学们开心快乐每一天！
