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1、FPGA 技术技术第第 4 4 章章 VHDL设计初步设计初步4.1 多路选择器的多路选择器的VHDL描述描述 4.1.1 2选选1多路选择器的多路选择器的VHDL描述描述 图图4-1 mux21a实体实体 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.1 2选选1多路选择器的多路选择器的VHDL描述描述 图图4-2 mux21a结构体结构体 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.1 2选选1多路选择器的多路选择器的VHDL描述描述 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY mux21a IS PORT
2、( a, b : IN BIT; s : IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ; IEEE库库使用说明使用说明器件器件mux21外部外部接口信号说明，接口信号说明，PORT相当于器件相当于器件引脚，此为引脚，此为实体实体器件器件mux21内部内部工作逻辑描述，工作逻辑描述，即为实体描述的即为实体描述的器件功能结构，器件功能结构，称为称为结构体结构体【例例4-1】2022-5-27第2章5
3、(1)库库(LIBRARY)：包含了描述器件的输入、输出端口数据类型中将要用到的IEEE的标准库中的STD_LOGIC_1164程序包。 (2)实体实体(ENTITY)：电路意义相当于器件，在电路原理图上相当于元件符号。实体是一个完整的、独立的语言模块，它描述了mux21接口信息，定义了mux2l端口引脚的输入输出性质和数据类型。PORT所描述的就相当于电路器件的外部引脚，对端口引脚作了信号流向的方向说明，同时指明了端口的数据类型。 (3)结构体结构体(ARCHITECTURE)：描述mux21内部的逻辑功能，在电路上相当于器件的内部电路结构。 “Y=a”表示将a获得的信号赋给(传入)y输出端
4、，这是一个单向过程。 选择器逻辑功能的VHDL描述使用了三个层次：2022-5-27第2章6一个可综合的VHDL描述的最小和最基本的逻辑结构中，IEEEIEEE标准库说明、实体标准库说明、实体和结构体结构体是最基本的和不可缺少的三个部分。其它的结构层次可根据需要选用。此例作为一个完整的VHDL描述既可以作为一个独立的功能器件使用和存在，也能被其它的由VHDL描述的逻辑电路所调用，成为其中的一个功能部件。 注意：注意：4.1 多路选择器的多路选择器的VHDL描述描述 4.1.1 2选选1多路选择器的多路选择器的VHDL描述描述 【例例4-2】 ENTITY mux21a IS PORT ( a,
5、 b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd = a AND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTURE one ; 图图4-2 mux21a结构体结构体 图图4-1 mux21a实体实体 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.1 2选选1多路选择器的多路选择器的VHDL描述描述 【例例4-3】 ENTITY mux21a IS PORT
6、 ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ;END IF; END PROCESS;END ARCHITECTURE one ; 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.1 2选选1多路选择器的多路选择器的VHDL描述描述 图图4-3 mux21a功能时序波形功能时序波形 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.2 相
7、关语句结构和语法说明相关语句结构和语法说明 【例例4-4】ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type );END ENTITY e_name; 1. 1. 实体表达实体表达 2. 2. 实体名实体名 3. 3. 端口语句和端口信号名端口语句和端口信号名 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.2 相关语句结构和语法说明相关语句结构和语法说明 4. 4. 端口模式端口模式 输入端口，定义的通道为单向只读模式输入端口，定义的通道为单向只读模式 输出端口，定义的通道
8、为单向输出模式输出端口，定义的通道为单向输出模式 定义的通道确定为输入输出双向端口定义的通道确定为输入输出双向端口 缓冲端口，其功能与缓冲端口，其功能与INOUTINOUT类似类似 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.2 相关语句结构和语法说明相关语句结构和语法说明 5. 5. 数据类型数据类型 6. 6. 结构体表达结构体表达 【例例4-5】ARCHITECTURE arch_name OF e_name IS 说明语句说明语句BEGIN (功能描述语句功能描述语句)END ARCHITECTURE arch_name ； 4.1 多路选择器的多路选择器的VHDL描述描
9、述 4.1.2 相关语句结构和语法说明相关语句结构和语法说明 7. 7. 赋值符号和数据比较符号赋值符号和数据比较符号 赋值符赋值符 “=” 表式中的等号表式中的等号“=”没有赋值的含义，只是一种数据比较符号。没有赋值的含义，只是一种数据比较符号。 IF a THEN . - 注意，注意，a的数据类型必须是的数据类型必须是boolean IF (s1=0)AND(s2=1)OR(cb+1) THEN . 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.2 相关语句结构和语法说明相关语句结构和语法说明 8. 8. 逻辑操作符逻辑操作符 AND、OR、NOT 9. 9. 条件语句条件语句
10、 IF_THEN_ELSE IF语句必须以语句语句必须以语句 “END IF；”结结束束 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.2 相关语句结构和语法说明相关语句结构和语法说明 10. WHEN_ELSE10. WHEN_ELSE条件信号赋值语句条件信号赋值语句 赋值目标赋值目标 = 表达式表达式 WHEN 赋值条件赋值条件 ELSE 表达式表达式 WHEN 赋值条件赋值条件 ELSE . 表达式表达式 ； z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c ; 4.1 多路选择器的多路选择器的VHDL描述描述 4.1.2 相关语句结构和
11、语法说明相关语句结构和语法说明 11. 11. 进程语句和顺序语句进程语句和顺序语句 在一个结构体中可以包含任意个进程语句结构，所有的进程语在一个结构体中可以包含任意个进程语句结构，所有的进程语句都是并行语句，而由任一进程句都是并行语句，而由任一进程PROCESS引导的语句（包含在其引导的语句（包含在其中的语句）结构属于顺序语句。中的语句）结构属于顺序语句。 12. 12. 文件取名和存盘文件取名和存盘 4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象 4.2.1 D触发器的触发器的VHDL描述描述 X康芯科技康芯科技【例例4-6】LIBRARY IEEE ;USE IEEE.ST
12、D_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -类似于在芯片内部定义一个数据的暂存节点类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ; -将内部
13、的暂存数据向端口输出（双横线将内部的暂存数据向端口输出（双横线-是注释符号）是注释符号） END bhv; 图4-4 D触发器图图4-4 D触发器触发器4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象 4.2.2 VHDL描述的语言现象说明描述的语言现象说明 图4-4 D触发器1. 1. 标准逻辑位数据类型标准逻辑位数据类型STD_LOGIC STD_LOGIC BIT数据类型定义：数据类型定义： TYPE BIT IS(0,1); -只有两种取值只有两种取值 STD_LOGIC数据类型定义：数据类型定义： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-)
14、; 4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象 4.2.2 VHDL描述的语言现象说明描述的语言现象说明 图4-4 D触发器2. 2. 设计库和标准程序包设计库和标准程序包 LIBRARY WORK ;LIBRARY STD ; USE STD.STANDARD.ALL ; 使用库和程序包的一般定义表式是：使用库和程序包的一般定义表式是：;.4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象 4.2.2 VHDL描述的语言现象说明描述的语言现象说明 图4-4 D触发器3. 3. 信号定义和数据对象信号定义和数据对象 CLKEVENT AND CLK=1 SIGNAL
15、 Q1：STD_LOGIC； 4. 4. 上升沿检测表式和信号属性函数上升沿检测表式和信号属性函数EVENTEVENT EVENT EVENT 5. 5. 不完整条件语句与时序电路不完整条件语句与时序电路 【例例4-7】ENTITY COMP_BAD IS PORT( a1，b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ;ELSIF a1 b1 THEN q1 b1 THEN q1 = 1 ; ELSE q1
16、= 0 ; END IF; . 4.2.3 实现时序电路的实现时序电路的VHDL不同表述不同表述 4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象 【例例4-9】.PROCESS (CLK) BEGINIF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -确保确保CLK的变化是一次上升沿的跳变的变化是一次上升沿的跳变 END IF; END PROCESS ; 4.2.3 实现时序电路的实现时序电路的VHDL不同表述不同表述 4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象 【例例4-10】.PROCES
17、S (CLK) BEGINIF CLK=1 AND CLKLAST_VALUE=0 -同例同例3-9 THEN Q = D ; END IF; END PROCESS ; 【例例4-11】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(
18、CLK) - 必须打开必须打开STD_LOGIC_1164程序包程序包 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; -在此，赋值语句可以放在进程外，作为并行赋值语句在此，赋值语句可以放在进程外，作为并行赋值语句 END ; 4.2.3 实现时序电路的实现时序电路的VHDL不同表述不同表述 4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象 【例例4-12】.PROCESS BEGIN wait until CLK = 1 ; -利用利用wait语句语句 Q = D ;END PROCESS; 4.2.3 实现时序电路的实现时序电路的VHD
19、L不同表述不同表述 【例例4-13】.PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; -利用进程的启动特性产生对利用进程的启动特性产生对CLK的边沿检测的边沿检测 END IF; END PROCESS ; 图图4-7 例例4-13的时序波形的时序波形 4.2.3 实现时序电路的实现时序电路的VHDL不同表述不同表述 【例例4-14】.PROCESS (CLK，D) BEGIN IF CLK = 1 -电平触发型寄存器电平触发型寄存器 THEN Q = D ; END IF; END PROCESS ; 图图4-8 例例4-14的时序波形的时序波形 4.
20、2.4 异步时序电路设计异步时序电路设计 【例例4-15】 . ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGINPRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ;PRO2: PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; END PROCESS ; QQ = Q2 ; . 图图4-9 例例4-15综合后的电路
21、（综合后的电路（Synplify综合）综合） 4.2.4 异步时序电路设计异步时序电路设计 4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象 图图4-10 半加器半加器h_adder电路图及其真值表电路图及其真值表 4.3.1 半加器描述半加器描述 4.3 1位二进制全加器的位二进制全加器的VHDL描述描述 I113coasob1001010110001100cosobanotxnor2and24.3.1 半加器描述半加器描述 4.3 1位二进制全加器的位二进制全加器的VHDL描述描述 【例例4-16】LIBRARY IEEE; -半加器描述半加器描述(1)：布尔方程描述方法：布尔
22、方程描述方法USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b) ; co = a AND b ; END ARCHITECTURE fh1; X康芯科技康芯科技【例例4-17】LIBRARY IEEE; -半加器描述半加器描述(2)：真值表描述方法：真值表描述方法USE IEEE.STD_LO
23、GIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; -定义标准逻辑位矢量数据类型定义标准逻辑位矢量数据类型BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS; END ARCHITECTURE f
24、h1 ; 4.3.1 半加器描述半加器描述 4.3 1位二进制全加器的位二进制全加器的VHDL描述描述 【例例4-18】 LIBRARY IEEE ; -或门逻辑描述或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c ain，b=bin，co=d，so=e);-例化语句例化语句 u2 : h_adder PORT MAP(a=e， b=cin， c
25、o=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; 4.3.2 CASE语句语句 4.3 1位二进制全加器的位二进制全加器的VHDL描述描述 1. 1. CASECASE语句语句 CASE ISWhen = ; . ; ；When = ; . ; ；.WHEN OTHERS = ;END CASE ； 4.3.2 CASE语句语句 4.3 1位二进制全加器的位二进制全加器的VHDL描述描述 2. 2. 标准逻辑矢量数据类型标准逻辑矢量数据类型 STD_LOGIC_VECTOR STD_LOGIC 在使
26、用在使用STD_LOGIC_VECTOR中，中，必须注明其数组宽度，即位宽，如：必须注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) B = “01100010” ; - B(7)为为 0 B(4 DOWNTO 1) = “1101” ; -左最高位，左最高位， B(4)为为 1 B(7 DOWNTO 4) = A ; - B(6)等于等于 A(2) B(1 TO 4) = “1101” ; -左最低位，左最低位，B(3)等于等于 04.3.2 CASE语句语句
27、 4.3 1位二进制全加器的位二进制全加器的VHDL描述描述 3. 3. 并置操作符并置操作符 SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;.a 连接端口名连接端口名,.); 4.4 计数器设计计数器设计 【例例4-20】ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (
28、CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ;END bhv; 4.4 计数器设计计数器设计 4.4.1 4位二进制加法计数器设计位二进制加法计数器设计 表式Q = Q + 1的右项与左项并非处于相同的时刻内，对于时序电路，除了传输延时外，前者的结果出现于当前时钟周期；后者，即左项要获得当前的Q + 1，需等待下一个时钟周期。 表面上，BUFFER具有双向端口INOUT的功能，但实际上其输入功能是不完整的，它只能将自己输出的信号再反馈回来，并不含有IN的功能。 4.4 计数器设计计数器设计 4.
29、4.2 整数类型整数类型 Q : BUFFER INTEGER RANGE 15 DOWNTO 0; 1 十进制整数十进制整数0 十进制整数十进制整数35 十进制整数十进制整数10E3 十进制整数，等于十进制整数十进制整数，等于十进制整数1000 16#D9# 十六进制整数，等于十六进制整数十六进制整数，等于十六进制整数D9H 8#720# 八进制整数，等于八进制整数八进制整数，等于八进制整数720O 2#11010010#二进制整数，等于二进制整数二进制整数，等于二进制整数11010010B 整数常量的书写方式示例整数常量的书写方式示例Q : BUFFER NATURAL RANGE 15
30、DOWNTO 0； X康芯科技康芯科技4.4.3 计数器设计的其他表述方法计数器设计的其他表述方法 【例例4-21】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEG
31、IN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q 0) ; -计数器异步复位计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿检测时钟上升沿 接下页接下页 4.5 一般加法计数器设计一般加法计数器设计 IF EN = 1 THEN -检测是否允许计数（同步使能）检测是否允许计数（同步使能） IF CQI 0);-大于大于9,计数值清零计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN
32、COUT = 1; -计数大于计数大于9，输出进位信号，输出进位信号 ELSE COUT = 0; END IF; CQ X) SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); . d1 0)； a1 := (OTHERS=0) ； d1 e(3),3=e(5), OTHERS=e(1) ); f = e(1) & e(5) & e(1) & e(3) & e(1) ; 4.5 一般加法计数器设计一般加法计数器设计 4.5.2 程序分析程序
33、分析 图图4-14 例例4-22的的RTL电路（电路（Synplify综合）综合） 4.5 一般加法计数器设计一般加法计数器设计 4.5.2 程序分析程序分析 图图4-15 例例4-22的工作时序的工作时序 1.0s 1.5s 2.0s 2.5s 3.0s 3.5s X康芯科技康芯科技4.5.3 含并行置位的移位寄存器设计含并行置位的移位寄存器设计 【例例4-23】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS - 8位右移寄存器位右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN ST
34、D_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN REG8 := DIN; -由（由（LOAD=1）装载新数据）装载新数据 ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1); END IF
35、; END IF; QB = REG8(0); - 输出最低位输出最低位 END PROCESS; END behav; 4.5 一般加法计数器设计一般加法计数器设计 4.5.3 含并行置位的移位寄存器设计含并行置位的移位寄存器设计 图图4-16 例例4-23的工作时序的工作时序 1.0s 1.5s 2.0s 2.5s 3.0s 3.5s 4.0s 4.5s 习习 题题 4-1. 画出与下例实体描述对应的原理图符号元件：画出与下例实体描述对应的原理图符号元件：ENTITY buf3s IS - 实体实体1： 三态缓冲器三态缓冲器 PORT (input : IN STD_LOGIC ; - 输
36、入端输入端 enable : IN STD_LOGIC ; - 使能端使能端 output : OUT STD_LOGIC ) ; - 输出端输出端END buf3x ;ENTITY mux21 IS -实体实体2： 2选选1多路选择器多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 习习 题题 4-2. 图图4-17所示的是所示的是4选选1多路选择多路选择器，试分别用器，试分别用IF_THEN语句和语句和CASE语句的表达方式写出此电路语句的表达方式写出此电路的的VHDL程序。程序。选择控制的信号选择控制的信
37、号s1和和s0的数据类型的数据类型为为STD_LOGIC_VECTOR；当当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和和s1=1，s0=1分别分别执行执行y=a、y=b、y=c、y=d。 图图4-17 4选选1多路选择器多路选择器 习习 题题 4-3.4-3. 图图4-184-18所示的是双所示的是双2 2选选1 1多路选择器构成的电路多路选择器构成的电路MUXKMUXK，对于其中，对于其中MUX21AMUX21A，当当s=0s=0和和11时，分别有时，分别有y=ay=a和和y=by=b。试在一个结构体中用两个进程。试在一个结构体中用两个进程来表达此电路，每个进程中用来表达此
38、电路，每个进程中用CASECASE语句描述一个语句描述一个2 2选选1 1多路选择器多路选择器MUX21AMUX21A。 图图4-18 双双2选选1多路选择器多路选择器 习习 题题 4-4.4-4. 图图4-194-19是一个含有上升沿触发的是一个含有上升沿触发的D D触发器的时序电路，试写出此电路触发器的时序电路，试写出此电路的的VHDLVHDL设计文件。设计文件。 图图4-19 时序电路图时序电路图 习习 题题 4-5.4-5. 给出给出1 1位全减器的位全减器的VHDLVHDL描述。要求：描述。要求：(1) (1) 首先设计首先设计1 1位半减器，然后用例化语句将它们连接起来，图位半减器
39、，然后用例化语句将它们连接起来，图4-204-20中中h_suberh_suber是半减器，是半减器，diffdiff是输出差，是输出差，s_outs_out是借位输出，是借位输出，sub_insub_in是借位输入。是借位输入。(2) (2) 以以1 1位全减器为基本硬件，构成串行借位的位全减器为基本硬件，构成串行借位的8 8位减法器，要求用例化语位减法器，要求用例化语句来完成此项设计句来完成此项设计( (减法运算是减法运算是 x x y - sun_in = diffr) y - sun_in = diffr)。 图图4-19 时序电路图时序电路图 习习 题题 4-6.4-6. 根据图根据图4-214-21，写出顶层文件，写出顶层文件MX3256.VHDMX3256.VHD的的VHDLVHDL设计文件。设计文件。 图图4-21 题题4-6电路图电路图 4-7.4-7. 设计含有异步清零和计数使能的设计含有异步清零和计数使能的1616位二进制加减可控计数器。位二进制加减可控计数器。
